IBM se ha convertido en la primera empresa del mundo en introducir un chip de nodo de 2 nanómetros (nm). IBM afirma que este nuevo chip mejorará el rendimiento en un 45 por ciento utilizando la misma cantidad de energía, o utilizará un 75 por ciento menos de energía manteniendo el mismo nivel de rendimiento que los chips de 7 nm de hoy. Para dar un sentido de escala, con la tecnología de 2 nm, IBM podría poner 50 mil millones de transistores en un chip del tamaño de una uña.
La base del chip es la tecnología de nanohojas en la que cada transistor está formado por tres hojas horizontales apiladas de silicio, cada una de solo unos pocos nanómetros de grosor y completamente rodeada por una puerta. La tecnología de nanohojas está preparada para reemplazar la denominada tecnología FinFet, llamada así por las crestas en forma de aletas de silicio portador de corriente que se proyectan desde la superficie del chip. La esperanza de vida de FinFet se ha establecido más o menos en el nodo de 7 nm. Si fuera más pequeño, los transistores se volverían difíciles de apagar: los electrones se filtrarían, incluso con las puertas de tres lados.
Uno no puede evitar sentir un poco de superioridad en el desarrollo de IBM después de que Taiwan Semiconductor Manufacturing Co. (TSMC) decidió quedarse con FinFET para su proceso de próxima generación, el nodo de 3 nanómetros. Si bien el socio de fabricación de IBM, Samsung, planea usar la tecnología de nanohojas para sus chips de nodo de 3 nm, IBM los superó a ambos al usar nanohojas y bajar un paso más a un nodo de 2 nm.
Para habilitar aún más el chip más allá de las nanohojas, IBM ha utilizado el aislamiento dieléctrico inferior (BDI) para producir longitudes de puerta de 12 nm, una característica que representa una novedad en la industria. BDI implica la introducción de una capa dieléctrica debajo de las regiones de la puerta de la fuente y del drenaje. Los beneficios de implementar un esquema BDI completo es reducir las fugas del subcanal, la inmunidad a la variación del proceso y la mejora del rendimiento energético.
Otra primicia para estos chips fue la aplicación de IBM de patrones de litografía ultravioleta extrema (EUV) al extremo frontal de la línea (FEOL) donde los dispositivos individuales (transistores, condensadores, resistencias, etc.) se modelan en el semiconductor. Después de una década de cuestionamientos sobre si EUV alguna vez cumpliría sus promesas, en los últimos años se ha convertido en una piedra angular para habilitar chips de 7 nm. Ahora, en este último paso en su evolución, el patrón EUV ha hecho posible que IBM produzca anchos variables de nanohojas de 15 nm a 70 nm.
IBM también ha desarrollado un esquema de voltaje de umbral múltiple (Multi-VT) para aplicaciones de sistema en un chip (SoC) y de computación de alto rendimiento (HPC). Los voltajes de umbral, también conocidos como voltajes de puerta, son el diferencial de voltaje mínimo necesario entre una puerta y la fuente para crear una ruta conductora entre la fuente y los terminales de drenaje. Los esquemas multi-VT aprovechan las puertas con diferentes umbrales para optimizar las restricciones de energía, tiempo y área.
Si bien todos estos representan avances revolucionarios en la habilitación de chips de nodo de 2 nm, plantea la cuestión del hacinamiento de interconexiones. En una conferencia de prensa esta semana, Mukesh Khare, vicepresidente de Hybrid Cloud en IBM Research en Albany, NY, abordó esta pregunta explicando que este último anuncio se centra principalmente en el transistor. Según Khare, el transistor es fundamental para abordar cuestiones de escala, especialmente al escalar la longitud de la puerta y la potencia y el rendimiento. Sin embargo, se apresuró a reconocer la importancia de las cuestiones de interconexión.
“El escalado de la interconexión es tan importante como el transistor”, dijo Khare. “Seguimos impulsando el escalado correcto para las interconexiones también. Eso es parte de nuestras características de tecnología completa de 2 nm “.
Khare se mostró reticente a discutir los detalles de la densidad de biblioteca de células estándar y SRAM, y solo ofreció que probablemente seguirá la misma evaluación comparativa que la industria ha estado rastreando con nodos de 7, 5 a 2 nm.
IBM espera que este diseño de chip sea la base de los sistemas futuros para los reproductores de chips de IBM y de otros fabricantes, y los beneficios potenciales de estos chips avanzados de 2 nm serán exponenciales para los semiconductores más avanzados de la actualidad.
La compañía anticipa que ese nodo de 2 nm podría reducir potencialmente la huella de carbono de los centros de datos. Se estima que si cada centro de datos cambiara sus servidores a procesadores basados en 2 nm, podría ahorrar suficiente energía para abastecer a 43 millones de hogares.
Más cerca de la mayoría de nosotros es lo que IBM espera que haga con nuestras computadoras portátiles y funciones de dispositivos portátiles, incluido un procesamiento más rápido en las aplicaciones, una traducción de idiomas más fácil y conexiones 5G o 6G más rápidas.
Para aquellos que encuentran molesta la carga diaria del teléfono, los chips de nodo de 2 nm cuadriplicarán la duración de la batería del teléfono celular en comparación con los chips de nodo de 7 nm, que según la compañía podrían requerir que los usuarios carguen sus dispositivos solo cada tercer o cuarto día, en lugar de cada noche. .
IBM también anticipa que esto puede afectar a los automóviles autónomos al proporcionar una detección y reacción de objetos más rápida.
Todo esto suena prometedor y puede que no esté tan lejos. Khare sugirió que los modos de chip de 2 nm podrían estar saliendo de las fábricas a partir de 2024.